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2009年1月30日 (金)

Sg安定化回路テスト

Sg1 電源部でNewとなる回路、すなわちPowerMOS-FETを用いた安定化回路の検証を行いました。とりあえず、2SK2225は使用せず、破壊しても良い手持ちジャンクの2SK794(VDSS=900V)を用い、いつも送信管のテストで用いている真空管式カラーTVのトランスを用いた800V電源を用いてです。(900V耐圧で800Vを使うのは少し危険なんですが・・・)
 結果は、思惑どおり(JF3IPR大前さん設計どおり)の動作をしてくれ、安定化した電圧を取り出すことができました。

欲を出して、電流制限回路(配線図の赤で囲った部分)が正常に働くかもチェック。確かに120mA程度で電流制限はできたものの、制御用のFETが吹っ飛んでしまいました。

破壊した理由・・・この回路だと、負荷がショートなどの過大電流が流れると制限は掛かるものの、定電流が流れっぱなしになるため、MOS-FETに過大な負荷がかかることとなるようです。例えば、入力600Vで100mAだと、600x0.1=60WがFETでの損失となる)

これを回避するためには、回路を遮断するトリップ回路を設けるか、あるいは「フの字特性」にする必要があります。いろいろと考えた(フォトカプとSCRを使ってトランスの1次側を遮断とか)のですが、ワタシのアタマでは設計しきれず、Sg回路がショートすることは考えにくいため、とりあえずはこの回路を使うこととしました。

Sg2 バラックで、実験した残骸・・・こんなもんに800V印加するのは自分でも恐ろしいと感じているのですが・・・。
 で、なにやら大きな別のものがくっついていますね。はい、絶対に破壊されない方法・・・そこで試しに使ってみたデバイスがVces=1400V, 損失=1100WのIGBT。使うことが無いと思っていたんですが、なな、なんとこれがうまく働いてくれました。

もちろん実際には使いませんけどね。

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4-400A PPアンプ製作」カテゴリの記事

コメント

電圧設定のVRにガリが来たときの対策を。
VRの中点がオープンになると下のFETのゲートが浮遊。
これはまずい。
VRの1-2間を短絡して2(中点)がオープンにならないように。
(抵抗値を見直す必要があるかもしれない)

投稿: 居酒屋ガレージ店主(JH3DBO) | 2009年2月 1日 (日) 18時14分

なるほどね。じゃ、ゲートとアース間に適当な抵抗を入れてオープンにならないようにします。出力電圧はEo= (R1+R2)(Vz+Vgs)/R2-Vgsで計算しました。

それと、1つ間違い発見。上側のFETゲートに発振防止用として1kΩの抵抗を入れたけど、これだとダイントロン現象による逆流対策(電流制限用のツェナーの順方向を通って、下側のFETに流れ込む)にならないですね。

投稿: JF3DRI | 2009年2月 1日 (日) 20時31分

G-GND間に抵抗だとVR中点オープンだと、FETはオフとなるので
最大電圧が出てしまいますが。

投稿: 居酒屋ガレージ店主(JH3DBO) | 2009年2月 3日 (火) 11時39分

電圧が下がるとFETの損失が増えて破壊すると考えたからです。(Sg電圧が下がると多く流れる方向に動く)
テストでFETが破壊した時、全ての電極がショートモードとなったので、最大電圧が印加されてしまった。
4-400AはSg=800Vまで耐えられるので、FETが破壊されない、この方が良いかなと思って。

投稿: JF3DRI | 2009年2月 3日 (火) 21時24分

>VRの1-2間を短絡して2(中点)がオープンにならないように。

肝心のこれを行わなかった理由を書き忘れていました。

①計算で可変範囲を調べたところ、使っている10kΩVRでは、目的の350V~520Vが達成できなかった。
②50kΩのVRにすれば可能だけど、最大電圧付近で、VRの許容電力0.5Wを超えてしまう。

です。

投稿: JF3DRI | 2009年2月 4日 (水) 21時07分

なるほど!
了解です。

投稿: 居酒屋ガレージ店主(JH3DBO) | 2009年2月 5日 (木) 09時54分

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